सुविधाऐं

■ 4,608 से 68,416 एलई के साथ उच्च घनत्व वास्तुकला

● M4K एम्बेडेड स्मृति ब्लॉकों

● अप करने के लिए 1.1 RAM के Mbits उपलब्ध तर्क को कम किए बिना उपलब्ध

● 4,096 स्मृति बिट्स प्रति ब्लॉक (512 समता बिट्स सहित 4,608 बिट्स प्रति ब्लॉक)

● ×1, ×2, ×4, ×8, ×9, ×16, ×18, ×32, और ×36 के चर पोर्ट विन्यास

● सच दोहरी पोर्ट (एक पढ़ने और एक लिखने, दो पढ़ता है, या दो लिखता है) ×1, ×2, ×4, ×8, ×9, ×16, और ×18 मोड के लिए ऑपरेशन

● बाइट लेखन के दौरान डेटा इनपुट मास्किंग के लिए सक्षम बनाता है

● अप करने के लिए 260 मेगाहर्ट्ज आपरेशन

एम्बेडेड गुणक

● अप करने के लिए 150 18- × 18-बिट गुणकों प्रत्येक दो स्वतंत्र 9 के रूप में विन्यास योग्य हैं- × 9-बिट गुणकों के साथ 250-मेगाहर्ट्ज प्रदर्शन के साथ

● वैकल्पिक इनपुट और आउटपुट रजिस्टरों

उन्नत I/O समर्थन

● LVDS, RSDS, मिनी LVDS, LVPECL, विभेदक HSTL, और विभेदक SSTL सहित उच्च गति अंतर I / O मानक समर्थन

● एकल-समाप्त I/O मानक समर्थन, जिसमें 2.5-V और 1.8-V, SSTL वर्ग I और II, 1.8-V और 1.5-V HSTL वर्ग I और II, 3.3-V PCI और PCI-X 1.0, 3.3-, 2.5-, 1.8-, और 1.5-V LVC, और 3.3-, 2.5-, और 1.8-V LVTTL शामिल हैं

● परिधीय घटक इंटरकनेक्ट विशेष रुचि समूह (PCI SIG) PCI स्थानीय बस विनिर्देश, संशोधन 3.0 33 या 66 मेगाहर्ट्ज पर 3.3-V आपरेशन के लिए 32- या 64-बिट इंटरफेस के लिए 3.0 अनुपालन

● एक बाहरी टीआई PHY और एक Altera PCI एक्सप्रेस ×1 मेगाकोर® समारोह के साथ पीसीआई एक्सप्रेस

● 133-मेगाहर्ट्ज PCI-एक्स 1.0 विनिर्देश संगतता

● DDR, DDR2, और SDR SDRAM सहित उच्च गति बाहरी स्मृति समर्थन, और QDRII SRAM उपयोग में आसानी के लिए Altera IP MegaCore कार्यों में ड्रॉप द्वारा समर्थित

● I/O तत्व (IOE) प्रति तीन समर्पित रजिस्टर: एक इनपुट रजिस्टर, एक आउटपुट रजिस्टर, और एक आउटपुट-सक्षम रजिस्टर

● प्रोग्राम करने योग्य बस-पकड़ सुविधा

● प्रोग्राम आउटपुट ड्राइव शक्ति सुविधा

● IOE या तर्क सरणी के लिए पिन से प्रोग्राम करने योग्य देरी

● अद्वितीय VCCIO और / या VREF बैंक सेटिंग्स के लिए I / O बैंक समूहीकरण

● MultiVolt™ I/ O 1.5-, 1.8-, 2.5-, और 3.3-इंटरफेस के लिए मानक समर्थन

● हॉट-सॉकेटिंग ऑपरेशन समर्थन

● विन्यास से पहले और दौरान I/ O पिन पर कमजोर पुल-अप के साथ त्रि-राज्य

● प्रोग्राम करने योग्य ओपन-ड्रेन आउटपुट

● श्रृंखला पर चिप समाप्ति का समर्थन

लचीला घड़ी प्रबंधन circuitry

● अप करने के लिए 402.5-मेगाहर्ट्ज प्रदर्शन के लिए पदानुक्रमित घड़ी नेटवर्क

● डिवाइस प्रति चार पीएलएल तक घड़ी गुणा और विभाजन, चरण स्थानांतरण, प्रोग्राम योग्य शुल्क चक्र, और बाहरी घड़ी आउटपुट प्रदान करते हैं, जिससे सिस्टम-स्तर की घड़ी प्रबंधन और तिरछा नियंत्रण की अनुमति मिलती है

● वैश्विक घड़ी नेटवर्क में 16 वैश्विक घड़ी लाइनों तक जो पूरे डिवाइस में ड्राइव करते हैं

डिवाइस कॉन्फ़िगरेशन

● फास्ट सीरियल कॉन्फ़िगरेशन कॉन्फ़िगरेशन समय से कम 100 एमएस की अनुमति देता है

● Decompression सुविधा छोटे प्रोग्रामिंग फ़ाइल भंडारण और तेजी से विन्यास समय के लिए अनुमति देता है

● एकाधिक विन्यास मोड का समर्थन करता है: सक्रिय धारावाहिक, निष्क्रिय धारावाहिक, और JTAG-आधारित विन्यास

● कम लागत सीरियल कॉन्फ़िगरेशन उपकरणों के माध्यम से विन्यास का समर्थन करता है

● डिवाइस कॉन्फ़िगरेशन एकाधिक वोल्टेज का समर्थन करता है (या तो 3.3, 2.5, या 1.8 वी)

बौद्धिक संपदा

● Altera megafunction और Altera MegaCore समारोह का समर्थन, और Altera Megafunctions पार्टनर्स प्रोग्राम (AMPPSM) megafunction समर्थन, एम्बेडेड प्रोसेसर, पर चिप और ऑफ चिप इंटरफेस, परिधीय कार्यों, डीएसपी कार्यों, और संचार कार्यों और प्रोटोकॉल की एक विस्तृत श्रृंखला के लिए। IP MegaCore फ़ंक्शंस डाउनलोड करने के लिए www.altera.com पर Altera IPMegaStore पर जाएँ.

● Nios द्वितीय एम्बेडेड प्रोसेसर समर्थन